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vhdl 怎么产生叁个遂机数

[作者:admin  来源:未知  时间:2018/09/23  阅读:次] [字体: 字体颜色]
    

  假设想在仿真中鸿运国际赌场 vhdl却以运用math_real函数包中的uniform函数

  违反掉落壹个real典型的归壹遂机数 却以对此雕刻个数终止其它处理到来满意详细要寻求 譬如扩展倍数、截掉落小数等

  举比如次(产生0~99的遂机整顿数)

  library ieee;

  use ieee.math_real.all;

  use ieee.numeric_std.all;

  ...

  PROCESS

  VARIABLE seed1, seed2: positive; -- 缺节值为1

  VARIABLE rand: real; -- 产生范畴 0 到 1.0 的遂机数

  VARIABLE int_rand: integer;

  BEGIN

  UNIFORM(seed1, seed2, rand);

  int_rand :=INTEGER(TRUNC(rand*100.0));

  ...

  假设期望产生更骈杂的遂机数(相像于systemverilog中的条约束性遂机募化) 却以下载Open Source VHDL Verification Methodology供的package 外面面供各种遂机数生成函数

  用于verilog鸿运国际赌场比较骈杂 也却以用vhdl调用壹个verilog模块终止混合仿真

 
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